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/* SPDX-License-Identifier: GPL-2.0 */
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* Copyright 2016 Freescale Semiconductor, Inc.
* Copyright 2017 NXP
*/
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/* VPU */
#define IMX8MQ_CLK_VPU_SRC 94
#define IMX8MQ_CLK_VPU_CG 95
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/* GPU CORE */
#define IMX8MQ_CLK_GPU_CORE_SRC 97
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#define IMX8MQ_CLK_GPU_CORE_DIV 99
/* GPU SHADER */
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/* BUS TYPE */
/* MAIN AXI */
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/* USB_BUS */
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/* GPU_AHB */
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/* AHB */
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/* DRAM_ALT */
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#define IMX8MQ_CLK_VPU_G2 121
/* DISP_DTRC */
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/* PCIE_CTRL */
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/* DC_PIXEL */
#define IMX8MQ_CLK_DC_PIXEL 127
/* LCDIF_PIXEL */
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/* SAI1~6 */
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/* SPDIF1 */
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/* ENET_REF */
#define IMX8MQ_CLK_ENET_REF 137
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#define IMX8MQ_CLK_ENET_TIMER 138
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#define IMX8MQ_CLK_ENET_PHY_REF 139
/* NAND */
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/* QSPI */
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/* USDHC1 */
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/* I2C1 */
#define IMX8MQ_CLK_I2C1 144
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/* I2C3 */
#define IMX8MQ_CLK_I2C3 146
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#define IMX8MQ_CLK_I2C4 147
/* UART1 */
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/* USB_CORE_REF */
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/*DSI_ESC */
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/* CSI2_ESC */
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/* PCIE2_CTRL */
#define IMX8MQ_CLK_PCIE2_CTRL 173
/* PCIE2_PHY */
#define IMX8MQ_CLK_PCIE2_PHY 174
/* PCIE2_AUX */
#define IMX8MQ_CLK_PCIE2_AUX 175
/* ECSPI3 */
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/* CCGR clocks */
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#define IMX8MQ_CLK_VPU_G2_ROOT 230
/* SCCG PLL GATE */
#define IMX8MQ_SYS1_PLL_OUT 231
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#define IMX8MQ_GPT_3M_CLK 235
#define IMX8MQ_CLK_IPG_ROOT 236
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#define IMX8MQ_CLK_SAI2_IPG 239
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/* DSI AHB/IPG clocks */
/* rxesc clock */
#define IMX8MQ_CLK_DSI_AHB 244
/* txesc clock */
#define IMX8MQ_CLK_DSI_IPG_DIV 245
#define IMX8MQ_CLK_TMU_ROOT 246
/* Display root clocks */
#define IMX8MQ_CLK_DISP_AXI_ROOT 247
#define IMX8MQ_CLK_DISP_APB_ROOT 248
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#define IMX8MQ_CLK_CLKO2 255
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#define IMX8MQ_CLK_GPIO2_ROOT 260
#define IMX8MQ_CLK_GPIO3_ROOT 261
#define IMX8MQ_CLK_GPIO4_ROOT 262
#define IMX8MQ_CLK_GPIO5_ROOT 263
#define IMX8MQ_CLK_SNVS_ROOT 264
#define IMX8MQ_CLK_GIC 265
#define IMX8MQ_VIDEO2_PLL1_REF_SEL 266
#define IMX8MQ_CLK_GPU_CORE 285
#define IMX8MQ_CLK_GPU_SHADER 286
#define IMX8MQ_CLK_M4_CORE 287
#define IMX8MQ_CLK_VPU_CORE 288
#define IMX8MQ_CLK_A53_CORE 289
#define IMX8MQ_CLK_END 290
#endif /* __DT_BINDINGS_CLOCK_IMX8MQ_H */
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