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path: root/include/dt-bindings/clock/qcom,gcc-msm8909.h
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/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
/*
 * Copyright (C) 2022 Kernkonzept GmbH.
 */

#ifndef _DT_BINDINGS_CLK_QCOM_GCC_8909_H
#define _DT_BINDINGS_CLK_QCOM_GCC_8909_H

/* PLLs */
#define GPLL0_EARLY				0
#define GPLL0					1
#define GPLL1					2
#define GPLL1_VOTE				3
#define GPLL2_EARLY				4
#define GPLL2					5
#define BIMC_PLL_EARLY				6
#define BIMC_PLL				7

/* RCGs */
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#define BLSP1_QUP6_I2C_APPS_CLK_SRC		21
#define BLSP1_QUP6_SPI_APPS_CLK_SRC		22
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#define SDCC1_APPS_CLK_SRC			45
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/* Voteable Clocks */
#define GCC_APSS_TCU_CLK			57
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#define GCC_BOOT_ROM_AHB_CLK			60
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#define GCC_CRYPTO_AXI_CLK			63
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#define GCC_MDP_TBU_CLK				67
#define GCC_PRNG_AHB_CLK			68
#define GCC_SMMU_CFG_CLK			69
#define GCC_VENUS_TBU_CLK			70
#define GCC_VFE_TBU_CLK				71

/* Branches */
#define GCC_BIMC_GFX_CLK			72
#define GCC_BIMC_GPU_CLK			73
#define GCC_BLSP1_QUP1_I2C_APPS_CLK		74
#define GCC_BLSP1_QUP1_SPI_APPS_CLK		75
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#define GCC_CAMSS_CSI1RDI_CLK			99
#define GCC_CAMSS_CSI_VFE0_CLK			100
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#define GCC_CAMSS_GP1_CLK			102
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#define GCC_CAMSS_MCLK0_CLK			104
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#define GCC_CODEC_DIGCODEC_CLK			110
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#define GCC_MDSS_MDP_CLK			118
#define GCC_MDSS_PCLK0_CLK			119
#define GCC_MDSS_VSYNC_CLK			120
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#define GCC_OXILI_GFX3D_CLK			124
#define GCC_PDM2_CLK				125
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#define GCC_SDCC2_AHB_CLK			129
#define GCC_SDCC2_APPS_CLK			130
#define GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK	131
#define GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CLK	132
#define GCC_ULTAUDIO_AVSYNC_XO_CLK		133
#define GCC_ULTAUDIO_LPAIF_AUX_I2S_CLK		134
#define GCC_ULTAUDIO_LPAIF_PRI_I2S_CLK		135
#define GCC_ULTAUDIO_LPAIF_SEC_I2S_CLK		136
#define GCC_ULTAUDIO_PCNOC_MPORT_CLK		137
#define GCC_ULTAUDIO_PCNOC_SWAY_CLK		138
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#define GCC_USB2A_PHY_SLEEP_CLK			140
#define GCC_USB_HS_AHB_CLK			141
#define GCC_USB_HS_PHY_CFG_AHB_CLK		142
#define GCC_USB_HS_SYSTEM_CLK			143
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#define GCC_VENUS0_AXI_CLK			145
#define GCC_VENUS0_CORE0_VCODEC0_CLK		146
#define GCC_VENUS0_VCODEC0_CLK			147

/* Resets */
#define GCC_AUDIO_CORE_BCR			0
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#define GCC_BLSP1_QUP5_BCR			6
#define GCC_BLSP1_QUP6_BCR			7
#define GCC_BLSP1_UART1_BCR			8
#define GCC_BLSP1_UART2_BCR			9
#define GCC_CAMSS_CSI0_BCR			10
#define GCC_CAMSS_CSI0PHY_BCR			11
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#define GCC_CAMSS_CSI0RDI_BCR			13
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#define GCC_CAMSS_CSI1PHY_BCR			15
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#define GCC_CAMSS_GP0_BCR			19
#define GCC_CAMSS_GP1_BCR			20
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#define GCC_CAMSS_MCLK0_BCR			22
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#define GCC_CAMSS_TOP_AHB_BCR			26
#define GCC_CAMSS_VFE_BCR			27
#define GCC_CRYPTO_BCR				28
#define GCC_MDSS_BCR				29
#define GCC_OXILI_BCR				30
#define GCC_PDM_BCR				31
#define GCC_PRNG_BCR				32
#define GCC_QUSB2_PHY_BCR			33
#define GCC_SDCC1_BCR				34
#define GCC_SDCC2_BCR				35
#define GCC_ULT_AUDIO_BCR			36
#define GCC_USB2A_PHY_BCR			37
#define GCC_USB2_HS_PHY_ONLY_BCR		38
#define GCC_USB_HS_BCR				39
#define GCC_VENUS0_BCR				40

/* Subsystem Restart */
#define GCC_MSS_RESTART				41

/* Power Domains */
#define MDSS_GDSC				0
#define OXILI_GDSC				1
#define VENUS_GDSC				2
#define VENUS_CORE0_GDSC			3
#define VFE_GDSC				4

#endif