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path: root/include/dt-bindings/clock/qcom,sm8650-gcc.h
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/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
/*
 * Copyright (c) 2022, Qualcomm Innovation Center, Inc. All rights reserved.
 * Copyright (c) 2023, Linaro Limited
 */

#ifndef _DT_BINDINGS_CLK_QCOM_GCC_SM8650_H
#define _DT_BINDINGS_CLK_QCOM_GCC_SM8650_H

/* GCC clocks */
#define GCC_AGGRE_NOC_PCIE_AXI_CLK				0
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#define GCC_GPLL7						29
#define GCC_GPLL9						30
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#define GCC_UFS_PHY_PHY_AUX_HW_CTL_CLK				163
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#define GCC_UFS_PHY_TX_SYMBOL_0_CLK_SRC				169
#define GCC_UFS_PHY_UNIPRO_CORE_CLK				170
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#define GCC_UFS_PHY_UNIPRO_CORE_HW_CTL_CLK			172
#define GCC_USB30_PRIM_MASTER_CLK				173
#define GCC_USB30_PRIM_MASTER_CLK_SRC				174
#define GCC_USB30_PRIM_MOCK_UTMI_CLK				175
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#define GCC_USB30_PRIM_MOCK_UTMI_POSTDIV_CLK_SRC		177
#define GCC_USB30_PRIM_SLEEP_CLK				178
#define GCC_USB3_PRIM_PHY_AUX_CLK				179
#define GCC_USB3_PRIM_PHY_AUX_CLK_SRC				180
#define GCC_USB3_PRIM_PHY_COM_AUX_CLK				181
#define GCC_USB3_PRIM_PHY_PIPE_CLK				182
#define GCC_USB3_PRIM_PHY_PIPE_CLK_SRC				183
#define GCC_VIDEO_AHB_CLK					184
#define GCC_VIDEO_AXI0_CLK					185
#define GCC_VIDEO_AXI1_CLK					186
#define GCC_VIDEO_XO_CLK					187
#define GCC_GPLL0_AO						188
#define GCC_GPLL0_OUT_EVEN_AO					189
#define GCC_GPLL1_AO						190
#define GCC_GPLL3_AO						191
#define GCC_GPLL4_AO						192
#define GCC_GPLL6_AO						193

/* GCC resets */
#define GCC_CAMERA_BCR						0
#define GCC_DISPLAY_BCR						1
#define GCC_GPU_BCR						2
#define GCC_PCIE_0_BCR						3
#define GCC_PCIE_0_LINK_DOWN_BCR				4
#define GCC_PCIE_0_NOCSR_COM_PHY_BCR				5
#define GCC_PCIE_0_PHY_BCR					6
#define GCC_PCIE_0_PHY_NOCSR_COM_PHY_BCR			7
#define GCC_PCIE_1_BCR						8
#define GCC_PCIE_1_LINK_DOWN_BCR				9
#define GCC_PCIE_1_NOCSR_COM_PHY_BCR				10
#define GCC_PCIE_1_PHY_BCR					11
#define GCC_PCIE_1_PHY_NOCSR_COM_PHY_BCR			12
#define GCC_PCIE_PHY_BCR					13
#define GCC_PCIE_PHY_CFG_AHB_BCR				14
#define GCC_PCIE_PHY_COM_BCR					15
#define GCC_PDM_BCR						16
#define GCC_QUPV3_WRAPPER_1_BCR					17
#define GCC_QUPV3_WRAPPER_2_BCR					18
#define GCC_QUPV3_WRAPPER_3_BCR					19
#define GCC_QUPV3_WRAPPER_I2C_BCR				20
#define GCC_QUSB2PHY_PRIM_BCR					21
#define GCC_QUSB2PHY_SEC_BCR					22
#define GCC_SDCC2_BCR						23
#define GCC_SDCC4_BCR						24
#define GCC_UFS_PHY_BCR						25
#define GCC_USB30_PRIM_BCR					26
#define GCC_USB3_DP_PHY_PRIM_BCR				27
#define GCC_USB3_DP_PHY_SEC_BCR					28
#define GCC_USB3_PHY_PRIM_BCR					29
#define GCC_USB3_PHY_SEC_BCR					30
#define GCC_USB3PHY_PHY_PRIM_BCR				31
#define GCC_USB3PHY_PHY_SEC_BCR					32
#define GCC_VIDEO_AXI0_CLK_ARES					33
#define GCC_VIDEO_AXI1_CLK_ARES					34
#define GCC_VIDEO_BCR						35

/* GCC power domains */
#define PCIE_0_GDSC						0
#define PCIE_0_PHY_GDSC						1
#define PCIE_1_GDSC						2
#define PCIE_1_PHY_GDSC						3
#define UFS_PHY_GDSC						4
#define UFS_MEM_PHY_GDSC					5
#define USB30_PRIM_GDSC						6
#define USB3_PHY_GDSC						7

#endif